下列关于VHDL中信号说法不正确的是（）A信号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时B信号可以是多个进程的全局信号C信号除当前值外还有许多相关值，如历史信息等，变量只有当前值D信号赋值可以有延迟时间