使用Verilog设计一个选选择器评分规则有正确的moduleendmodule有正确的输入输出端口input[]a;input[]sel;outputy;有正确的always语句always@(a，sel)或者正确的assign语句有正确的功能描述比如使用了case语句或者使用y=a[sel];全程序无其他错误比如在always中对y赋值了，就使用regy时序电路的Verilog设计单元测验第章